第2章 基本論理回路

2-2　論理積(AND)回路
　端子AおよびBの両方にパルスが入力されると、端子Cにパルスが出力する。しかし、一方の端子から入力があっても、出力はない。
SW₁がH、SW₂がLの場合、D₂はアノード電圧がカソード電圧より高いので導通状態となり+5[V]が接地されるために、電圧計Vの指示は0となり、パルスは現れない。SW₁がL、SW₂がHの場合、同じように動作してパルスは現れない。　しかし、両SWがHの場合、両Dは不導通状態になるため、+5[V]は端子Cに現れる。

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